Theme 11. Storage devices Lecture 14

Необходимость в операции очистки ячейки перед записью, так же как и в операции регенерации информации при считывании, определяется типом используемых ЗЭ, способами управления, особенностями электронной структуры БИС памяти, поэтому в полупроводниковых памятях эти операции могут отсутствовать.

БУП генерирует необходимые последовательности управляющих сигналов, инициирующих работу отдельных узлов памяти. Следует иметь в виду, что БУП может быть весьма сложным устройством (своеобразным управляющим контроллером, имеющим собственную кэш-память), придающим БИСу памяти в целом специальные потребительские свойства, такие как многопортовость, конвейерная выдача информации и т.п.

14.2.2 Ассоциативная память

В памяти этого типа поиск информации происходит не по адресу, а по ее содержанию. Под содержанием информации в данном случае понимается не смысловая нагрузка лежащего на хранении в ячейке памяти слова, а содержание ЗЭ ячейки памяти, т.е. побитовый состав записанного двоичного слова. При этом ассоциативный запрос (признак) также представляет собой двоичный код с определенным побитовым составом. Поиск по ассоциативному признаку происходит параллельно во времени для всех ячеек ЗМ и представляет собой операцию сравнения содержимого разрядов регистра признака с содержимым соответствующих разрядов ячеек памяти. Для организации такого поиска все ЗЭ ЗМ снабжены однобитовыми процессорами, поэтому в ряде случаев память такого типа рассматривают как многопроцессорную систему.

Полностью ассоциативная память большого объема является очень дорогостоящим устройством, поэтому для ее удешевления уменьшают число однобитовых процессоров до одного на ячейку памяти. В этом случае сравнение ассоциативного запроса с содержимым ячеек памяти идет последовательно для отдельных разрядов, параллельно во времени для всех ячеек ЗМ.

При очень больших объемах памяти на определенных классах задач ассоциативный поиск существенно ускоряет обработку данных и уменьшает вероятность сбоя в ЭВМ. Кроме того, ассоциативные ЗУ с блоками соответствующих комбинационных схем позволяют выполнить в памяти достаточно сложные логические операции: поиск максимального или минимального числа в массиве, поиск слов, заключенных в определенные границы, сортировку массива и т.д.

Следует отметить, что ассоциативный поиск можно реализовать и в компьютере с обычной адресной памятью, последовательно вызывая записанные в ячейки памяти слова в процессор и сравнивая их с некоторым ассоциативным признаком (шаблоном). Однако при больших объемах памяти на это будет затрачено много времени. При использовании ассоциативной памяти можно, не считывая слов из ОП в процессор, за одно обращение определить количество слов, отвечающих тому или иному ассоциативному запросу. Это позволяет в больших базах данных очень оперативно реализовать запрос типа: сколько жителей области не представило декларацию о доходах и т.п.

В некоторых специализированных ЭВМ ОП или его часть строится таким образом, что позволяет реализовать как ассоциативный, так и адресный поиск информации.

A simplified structural diagram of an associative memory, in which all ZE 3M are equipped with single-bit processors, is shown in Fig. 14.3.

Fig.14.3. Generalized structure of associative memory

Initially, consider an operation called association control . This operation is common to the operation of reading and writing, and also has independent significance.

По входной информационной шине в РгАП поступает n-разрядный ассоциативный запрос, т.е. заполняются разряды от 0 до n-1. Одновременно в РгМ поступает код маски поиска, при этом n-й разряд РгМ устанавливается в 0. Ассоциативный поиск производится лишь для совокупности разрядов РгАП, которым соответствуют 1 в РгМ (незамаскированные разряды РгАП). Для слов, в которых цифры в разрядах совпали с незамаскированными разрядами РгАП, КС устанавливает 1 в соответствующие разряды РгСв и 0 в остальные разряды.

Комбинационная схема формирования результата ассоциативного обращения ФС формирует из слова, образовавшегося в РгСв, как минимум три сигнала:

- a ₀ – отсутствие в ЗМ слов, удовлетворяющих ассоциативному признаку;

- a ₁ – наличие одного такого слова;

- a ₂ – наличие более чем одного слова.

Возможны и другие операции над содержимым РгСв, например подсчет количества единиц, т.е. подсчет слов в памяти, удовлетворяющих ассоциативному запросу, и т.п.

Формирование содержимого РгСв и a ₀ , a ₁ , a ₂ по содержимому РгАП, РгМ, ЗМ и называется операцией контроля ассоциации.

Считывание. Сначала производится контроль ассоциации по признаку в РгАП.

Затем:

- a ₀ = 1 – считывание отменяется из-за отсутствия искомой информации;

- a ₁ = 1 – считывается в РгИ найденное слово, после чего выдается на ШИ _вых ;

- a ₂ = 1 – считывается слово, имеющее, например, наименьший номер среди ячеек, отмеченных 1 в РгСв, после чего выдается на ШИ _вых .

Запись. Сначала отыскивается свободная ячейка (полагаем, что в разряде занятости свободной ячейки записан 0). Для этого выполняется контроль ассоциации при РгАП=111...10 и РгМ=000...01, т.е. n-й разряд РгАП устанавливается в 0, а n-й разряд РгМ – в 1. При этом свободная ячейка отмечается 1 в РгСв. Для записи выбирают свободную ячейку, например, с наименьшим номером. В нее записывается слово, поступившее с ШИ _вх в РгИ.

Следует отметить, что на данной схеме не изображены блоки БУП, БУС, БУЗ, которые есть в реальных устройствах. Кроме того, для построения ассоциативной памяти требуются запоминающие элементы, допускающие считывание без разрушения.

14.2.3 Стековая память (магазинная)

Стековая память, так же как и ассоциативная, является безадресной. Стековая память может быть организована как аппаратно, так и на обычном массиве адресной памяти.

В случае аппаратной реализации ячейки стековой памяти образуют одномерный массив, в котором соседние ячейки связаны друг с другом разрядными цепями передачи слов (рис. 14.4). При этом возможны два типа устройств (а, б), принципы функционирования которых различны. Рассмотрим первоначально структуру на рис. 14.4, а.

Рис.14.4. Обобщенная структура аппаратного стека: а) стек LIFO,

б) стек FIFO

Запись нового слова, поступившего с ШИ _вх , производится в верхнюю (нулевую) ячейку, при этом все ранее записанные слова (включая слово в ячейке 0) сдвигаются вниз, в соседние ячейки, номера которых на единицу больше. Считывание возможно только из верхней (нулевой) ячейки памяти. Основной режим – это считывание с удалением. При этом все остальные слова в памяти сдвигаются вверх, в соседние ячейки с меньшими номерами. В такой памяти реализуется правило: последний пришел – первый ушел . Стеки подобного типа принято называть стеками LIFO (Last In – First Out).

В ряде случаев устройства стековой памяти предусматривают также операцию простого считывания слова из ячейки 0 без его удаления и сдвига остальных слов. При использовании стека для запоминания параметров инициализации контроллеров каких-либо устройств ЭВМ обычно предусматривается возможность считывания содержимого любой ячейки стека без его удаления, т.е. считывание содержимого не только ячейки 0.

О первом слове, посылаемом в стек, говорят, что оно располагается на дне стека . О последнем посланном (по времени) в стек слове говорят, что оно находится в вершине стека . Таким образом, ячейка N-1 – дно стека, а ячейка 0 – вершина.

Обычно аппаратный стек снабжается счетчиком стека СчСт, показывающим общее количество занесенных в память слов (СчСт = 0 – стек пустой). При заполнении стека полностью он запрещает дальнейшие операции записи.

Стековый принцип организации памяти можно реализовать не только в специально предназначенных для этого устройствах. Стековая организация данных возможна и на обычной адресной памяти с произвольным обращением (программный стек). Для организации стека LIFO в этом случае необходима еще одна ячейка памяти (регистр), в которой всегда хранится адрес вершины стека и которая называется указателем стека . Обычно в качестве указателя стека используют один из внутренних регистров процессора. Кроме этого, требуется соответствующее программное обеспечение. Принципы стековой организации данных на обычной адресной памяти иллюстрируются схемой на рис. 14.5.

Рис.14.5. Запись слова в программный стек LIFO

Unlike the hardware stack, the data placed on the software stack does not move when a new number is written or read. Each new word is written in the memory cell, the next in order after the one whose address is contained in the stack pointer. After writing a new word, the contents of the stack pointer are incremented (see Figure 14.5). Thus, in the software stack, it is not the data that moves, but the top of the stack. When reading a word from the stack, the reverse occurs. The word is read from the cell whose address is in the stack pointer, after which the contents of the stack pointer are decremented by one.

If newly loaded words are placed in the stack in memory cells with consecutively increasing addresses, the stack is called direct. If the addresses are successively decreasing, then they are inverted. In most cases, an inverted stack is used, which is associated with the features of the hardware implementation of the counters inside the processor.

Чем удобна такая форма организации памяти? Забегая вперед, можно отметить, что любая команда, выполняемая в процессоре, в общем случае должна содержать код операции (КОП), адрес первого и второго операндов и адрес занесения результата. Для экономии памяти и сокращения времени выполнения машинной команды процессором желательно уменьшить длину команды. Пределом такого уменьшения является длина безадресной команды, т.е. просто КОП. Именно такие команды оказываются возможными при стековой организации памяти, так как при правильном расположении операндов в стеке достаточно последовательно их извлекать и выполнять над ними соответствующие операции.

Помимо рассмотренной выше стековой памяти типа LIFO в ЭВМ используются стековые памяти другого типа, реализующие правило: первый пришел – первый ушел . Стеки подобного типа принято называть стеками FIFO (First In – First Out). Такая стековая память широко используется для организации различного рода очередей (команд, данных, запросов и т.д.). Обобщенная структура аппаратного стека типа FIFO представлена на рис. 14.4, б.

Как и в предыдущем случае, ячейки стековой памяти образуют одномерный массив, в котором соседние ячейки связаны друг с другом разрядными цепями передачи слов. Запись нового слова, поступившего с ШИ _вх , осуществляется в верхнюю (нулевую) ячейку, после чего оно сразу перемещается вниз и записывается в последнюю по счету незаполненную ячейку. Если стек перед записью был пустой, слово сразу попадает в ячейку с номером N-1, т.е. на дно стека. Считывание возможно только из нижней ячейки с номером N-1 (дно стека). Основной режим – это считывание с удалением. При этом все последующие (записанные) слова сдвигаются вниз, в соседние ячейки, номера которых на единицу больше. При заполнении стека счетчик (СчСт) запрещает дальнейшие операции записи в стек.

Таким образом, в отличие от стека LIFO, в стеке FIFO перемещается не дно, а вершина. Записываемые в стек FIFO слова постепенно продвигаются от вершины ко дну, откуда и считываются по мере необходимости, причем темп записи и считывания определяются внешними управляющими сигналами и не связаны друг с другом.

Программная реализация стека FIFO в настоящем разделе не рассматривается, поскольку на практике используется достаточно редко.

14.3. Структуры адресных ЗУ

Address memory is most widely used in modern computers to build a wide variety of memory devices. In the process of computer evolution, the principles of construction and hardware implementation of data from memory have gone a very long way from the first memory on electromagnetic relays to modern memory BIS with a capacity of hundreds of MB, which use either various trigger circuits on bipolar semiconductors or MOP structures as GE. In this case, the type of GE used affects the structure of the memory. In addition, the structure of the memory is largely determined by the features of its use in specific computer devices. All this has led to the fact that in the development process a very large variety of memory structures has arisen, which differ in the way they are organized, speed, volume, hardware costs, and cost.

Earlier it was noted that the main part of any memory is a storage array (MC), which is a set of GE connected in a certain way. ZM is also called a storage matrix. Each ZE stores a bit of information and must implement the following modes of operation:

- state storage (0 or 1);

- the issuance of a state signal (read);

- recording information (0 or 1).

The control signals for specifying the operating mode as well as the signals during recording should be received by the GE. When reading, the ZE should give a signal about its condition, therefore any 3M has a system of address and discharge lines (conductors).

Address lines are used to allocate to the address of the set of DL, which sets the read or write mode. The number of GEs included in this population is equal to the sample width. In other words, using the address lines, the required memory cell is selected. Bit lines are used to write or read information in the D of each digit of the memory cell.

Address and bit lines are commonly referred to as sample lines . Depending on the number of such lines connected to one ZE, two-, three-coordinate memory, etc., are called 2D, 3D, 2.5D, 2D-M (from the word dimension - dimension), and their various modifications.

14.3.1. 2D type memory

The organization of the 2D type of memory provides a two-coordinate sampling of each GE memory cell. The basis of the memory is a flat matrix of GE, grouped into 2 ^k cells in n bits. The address to the cell is given by the k-bit address, which gives one coordinate. The discharge of bits is produced by bit lines of writing and reading, which gives the second coordinate. A very simplified structure of a 2D type of memory is shown in Fig. 11.6.

The address of the k bits goes to the address sampling block BAS (which is also called the address driver), controlled by the signals Th and Zap. The basis of a BAS is a decoder with 2 ^k outputs, which, when an address arrives at its input, generates a signal for selecting line i. Depending on the signal, the Thu or Zap BAS generally generates a signal that adjusts the GE of the i-th cell (i-th line) to read or write. The selection of the discharge j in the i-th word (gray storage) is made by the second coordinate line. When recording via line j, the BUZ receives a signal that sets selected for recording ZE _{i, j} to the state 0 or 1. When reading to the BEAD, the j signal about the status ZE _{i, j} comes to the BEAD.

It should be borne in mind that GE must allow the unification of the outputs to work on a common line with the transmission of signals only from the selected GE. This property of ZE is used in all modern memories.

Thus, each address line of the memory cell sample generally transmits three signals:

- sample during recording;

- sampling when reading;

- lack of sampling.

However, in many modern memories, only two signals are enough - sampling and no sampling.

Fig.14.6. 2D type memory structure

Each bit record line transmits a recordable bit of information to the DEM, and a bit read line transmits a bit of information read from the DF. The recording and reading lines can be combined into one when using DLs that allow the output to be connected to the recording input. In modern memory, the combined functions of read and write lines are widely used.

2D type memory is fast and convenient enough to implement. However, such storage devices are uneconomical in terms of equipment due to the presence of a decoder for 2 ^k outputs. At present, structures of the 2D type are mainly used in a small-capacity memory (no more than 1 K).

14.3.2. 3D type memory

For the construction of large volumes of memory using a different scheme and other types of GE, which have not one, but two conjunctively connected sample inputs. In this case, the address selection is carried out only with the simultaneous appearance of two signals. The use of such GE allows you to build a memory device with a three-coordinate separation of the GE. So, a 3D type memory device differs from 2D in that three sampling lines are suitable for each GE: two coordinate and one bit.

The storage array of the 3D type memory is a spatial matrix composed of n flat matrices. Each flat matrix is ​​a 3M memory for storing the jth bits of all words, i.e. the storage elements for the same digits of all numbers stored in the memory are grouped into a square matrix of rows by ZE in each. This means that only the element for which the signals of the address sample in the X and Y coordinates coincide is ready for writing or reading. For an address sample of GE in a flat matrix, it is necessary to set two of its coordinates in a PM.

The structure of the j-th digit matrix in the 3D memory is shown in Fig. 11.7. The address code of the i-th memory cell is divided into major and minor parts, each of which arrives at its own address driver. The address driver BAV1 outputs a sampling signal to the i 'line, and BAV2 sends to the i' 'line. As a result, ZE turns out to be selected at the intersection, located at the intersection of these lines (two coordinates), i.e. addressed by the code i = i '/ i' '(gray color). Address drivers are controlled by the signals Th and Zap and, depending on them, they give out signals for reading or for reading. When reading, the signal about the state of the selected ZE comes through the j-line of reading to the BEADS (the third coordinate of the GE when reading). When writing to the selected ZE, 0 or 1 will be entered depending on the recording signal in the j-th digit, coming along the j-th line from the BUZ (the third coordinate of the ZE when recording). For semiconductor chargers, the combination of bit lines for writing and reading is typical.

To build n-bit memory, n matrices of the considered type are used. Address shapers here can be common to all bit ZM.

3D-type storage devices are more economical in hardware than 2D-type memory. Indeed, the complexity of an address driver with m inputs is proportional to 2 ^m , hence the complexity of two address memory drivers of type 3D, proportional to , significantly less than the complexity of the address shaper memory type 2D, proportional to 2 ^k . Therefore, the structure of the type of 3D allows you to build a memory larger than the structure of 2D.

Fig.14.7. 3D type memory structure for j-th digit

The 3D type structure is the most convenient for constructing static memories on multiemitter bipolar transistors.

14.3.3. Type 2D-M

In the 2D-M ZM type memory for recording n-bit binary numbers, it consists of n flat matrices for the like digits of all numbers, which takes place in the 3D type memory. However, the process of writing and reading information is significantly different, since the memory of the 2D-M type uses different GE, each of which is approached only by two coordinate lines. The ZE of such chargers has two inputs (coordinate and recording) and one output, but usually their output is combined with the recording input.

The structure of a single-bit memory of type 2D-M (3M for the j-th digit of all memory cells) is shown in Fig. 14.8.

Fig.14.8. The structure of the memory type 2D-M for the j-th digit

As in the 3D type memory, the code of the address of the i-th memory cell is divided into two parts, one of which goes to the BAS, and the other to the bit-address switch (RADK). Radar is not only a device of address sampling of the j-th digit of the i-th memory cell, but also a device for recording and reading information stored in GE. If the BAS and RADC do not receive a memory access signal Obr, then the signals acting on the GE will not appear on their output lines and all GEs are in storage mode. In the presence of the signal Obr, read or write is performed depending on the signal of Th./App. When reading a BAS, it generates a sampling signal for reading along the i line, through which from all the EZ lines i ¢ the signals of their states are sent to the radar. The RADRK switch multiplexes these signals and sends to the output ( Output info ) a signal only from the i² line. When recording, the BAS generates a sampling signal for recording on line i. Switch RadrK depending on the value of the signal Bx. inf . outputs a recording signal 0 or 1 to the i² line and signals that do not affect the GE in other lines. As a result, the recording is made only in the GE, which lies at the intersection of the coordinate lines i and i², with i ¢ / i² = i (the gray earth).

The 2D-M type structure is the most convenient for building semiconductor chargers on MOS structures and is widely used nowadays in both dynamic operational and permanent memory.

14.4 Permanent memory (ROM, PROM)

Permanent memory in the operating mode of the computer can only read the stored information. Depending on the type of ROM, entering information into it is made either in the manufacturing process or under operational conditions by tuning, which anticipates the use of ROM in the computational process. In the latter case, the ROM is called permanent memory with variable in-use content or programmable permanent memory (PROM).

Permanent memory is usually built as an address. The operation of the ROM can be considered as the execution of a unique transformation of the k-bit code of the address of the cell of the storage array 3M to the n-bit code of the word stored in it.

Compared with random access memory, which allows both reading and writing information, the ROM design is much simpler, their performance and reliability are higher, and the cost is lower. This is due to the greater simplicity of the GE, the absence of circuits for writing in general or, at least, for real-time recording, the implementation of non-destructive readout, which excludes the information regeneration procedure.

One of the most important applications of ROM is the storage of microprograms in microprogram control devices of computers. For this purpose, the required ROM is much larger than in the OP, speed and moderate capacity (10 000 - 100 000 bits).

Permanent memories are widely used for storing programs in specialized computers, including micro computers, designed to solve a specific set of tasks for which there are well-established algorithms and programs, for example, onboard computers of airplanes, rockets, spacecraft, control computers, working in the process control system. Such an application of the ROM can significantly reduce the requirements for the capacity of the OP, increase reliability and reduce the cost of the computing installation.

ROMs are widely used in mainframe computers of all classes for storing standard procedures for initializing a computing system and external devices, for example, BIOS in an IBM PC. The software controllers of intelligent external computer devices are usually also stored in embedded ROMs.

In fig. 14.9 the scheme of the elementary ROM with structure of type 2D is resulted.

Fig.14.9. 2D 2D permanent storage

The storage array is formed by a system of mutually perpendicular lines, at the intersections of which GE are established, which either connect (state 1) or do not connect (state 0) between themselves the corresponding horizontal and vertical lines. Therefore, the ZE in the ROM is often called connecting elements. For some types of ZE, the state 0 means simply the absence of a storage (connecting) element in a given position of the MC.

The DSh decoder, using the address code in PrGA, selects one of the horizontal lines (one of the 3M cells) to which the sample signal is sent. The output signal (signal 1) appears on those vertical bit lines that are connected to the excited address line. Depending on the type of storage (connecting) elements, resistor, capacitive, inductive (transformer),